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    • 专利摘要:
    EinHalbleiterbauelement, welches in der Lage ist, einen Leckstrom zuunterdrücken,der erhöhtist aufgrund eines aktiven Grabens, der erzeugt wird, wenn ein Isolationsprozessmit flachen Graben ausgeführtwird, mit einer Isolationsschicht, wird gebildet durch einen Isolationsprozessmit flachem Graben, um einen kleinen Isolations-Pitch zu erhalten;und eine Vielzahl von Gates, die sich durch eine aktive Region erstrecken,die durch die Isolationsschicht definiert ist, wobei mindestens einGate ein Sub-Gate einschließt,welches an einer lateralen Seite des Gates benachbart zu einer Grenzeist, die zwischen der aktiven Region und der Isolationsschicht gebildetist, und eine Längeaufweist, die längerist als Längen andererTeile des Gates. Optional beträgtdie Längedes Gates etwa das Doppelte der Länge des verbleibenden Abschnittsdes Gates.
    公开号:DE102004031515A1
    申请号:DE200410031515
    申请日:2004-06-29
    公开日:2005-11-03
    发明作者:Ga Won Ich'on Lee
    申请人:MagnaChip Semiconductor Ltd；
    IPC主号:H01L29-423
    专利说明:
    [0001] Dievorliegende Erfindung bezieht sich im Allgemeinen auf ein Halbleiterbauelementund weiter insbesondere auf ein Halbleiterbauelement, welches inder Lage ist, Leckstrom zu unterdrücken, welcher eine Erhöhung erfahrenkönnte,aufgrund eines aktiven Grabens, welcher erzeugt wird, wenn ein Isolationsprozessmit flachem Graben ausgeführtwird.
    [0002] DaHalbleiterbauelemente höherintegriert wurden, wurde derzeit ein herkömmlicher LOCOS (lokale Oxidationvon Silizium)-Prozess ersetzt durch einen STI (Isolation mit flachemGraben)-Prozess zum Herstellen hochdichter Halbleiterbauelemente mitkleinen Isolationsbreiten.
    [0003] ImFalle des LOCOS-Prozesses ist die Größe einer aktiven Region reduziert,da an einer Kante eines oberen Endes einer Isolationsschicht einVogelschnabelphänomenauftritt. Im Falle des STI-Prozesses ist jedoch die Größe der aktivenRegion ausreichend sichergestellt, da die Isolationsschicht mit einerschmalen Breite gebildet werden kann, so dass hochintegrierte Bauelementeerhalten werden können.
    [0004] Demnachwurde der STI-Prozess im wesentlichen benötigt, um eine minimale Isolationsschrittweite(englisch = isolation pitch), eine bessere Ebenmässigkeit der Oberfläche odereine verbesserte Latch-up Immunität (englisch = latch-up immunity) zurVerfügungzu stellen.
    [0005] BeimAusführendes STI-Prozesses fürherkömmlicheHalbleiterbauelemente, wie in den 1 und 2 dargestellt, tritt gleichzeitigein Graben 20 (im Folgenden als ein „aktiver Graben" bezeichnet) an derKante einer aktiven Region 12 benachbart zu einer Isolationsschicht 10 auf,wodurch die gewünschtenEigenschaften der Bauelemente reduziert werden.
    [0006] Wennbeispielsweise eine Spannung an einem Gate 14 eines Bauelementsangelegt wird, in welchem ein aktiver Graben 20 erzeugtwurde, kann ein starkes Randfeld an den aktiven Graben 20 angelegtwerden, so dass leicht ein Einschaltweg gebildet wird. Daher werdendie Betriebseigenschaften des Transistors verändert. Insbesondere kann, imKontrast zu der derzeitigen Tendenz des Reduzierens der Größe von Zellentransistoren,um günstigereund wettbewerbsfähigereDRAMs zu produzieren, INWE (inverser Schmalweiteneffekt) in Zellentransistoren vonDRAMs auftreten, insbesondere in jenen, die unter Verwendung desSTI-Prozesses hergestellt wurden, aufgrund des aktiven Grabens 20,so dass in der sub-Threshold-Regionund der Aus-Region des Transistors eine Erhöhung des Leckstroms auftritt.Somit werden die Auffrischeigenschaften der DRAMs verschlechtert.
    [0007] In 2 stellt das Bezugszeichen 13 eine Gate-Oxidschichtdar.
    [0008] Gleichzeitigkann, um die durch INWE erzeugten Eigenschaften zu unterdrücken, einVerfahren zum Erhöhender Dotierdichte eines Substrats verwendet werden. Die Verwendungsolch eines Verfahrens verursacht jedoch eine Erhöhung indem Übergangsleckstrom,so dass die Auffrischeigenschaften der DRAMs verschlechtert werden,wie oben beschrieben.
    [0009] Alsein Ergebnis kann das Halbleiterherstellungsverfahren, welches durchden STI-Prozess verwendet wird, Leckstrom aufgrund des Vorhandenseinsdes aktiven Grabens erhöhen.
    [0010] Demnachwurde die folgende Erfindung gemacht, um die oben erwähnten Problemezu lösen, dieim Stand der Technik auftreten, und es ist ein erstes Ziel der vorliegendenErfindung, ein Verfahren zum Herstellen eines Halbleiterbauelementszur Verfügungzu stellen, welches in der Lage ist, beim Ausführen eines Isolationsprozessesmit flachem Graben durch einen aktiven Graben verursachte Erhöhungen desLeckstroms zu unterdrücken.
    [0011] Einzweites Ziel der vorliegenden Erfindung ist es, ein Verfahren zumHerstellen eines Halbleiterbauelements zur Verfügung zu stellen, welches inder Lage ist, eine Auffrischeigenschaft durch Unterdrücken einesdurch einen aktiven Graben verursachten Anstieges eines Leckstromssicherzustellen.
    [0012] Umdiese Ziele zu erreichen, wird ein Halbleiterbauelement zur Verfügung gestellt,mit einer durch Verwendung eines Isolationsprozesses mit flachem Grabengebildeten Isolationsschicht füreinen kleinen Isolationsabstand; und einer Vielzahl von Gates, die sichdurch eine aktive Region erstrecken, die durch die Isolationsschichtdefiniert ist, wobei mindestens ein Gate ein an einer lateralenSeite des Gates benachbart zu einer Grenze zwischen der aktivenRegion und der Isolationsschicht gebildetes Sub-Gate einschließt, wobei das Sub-Gate eineLänge aufweist,die längerist als die Längender verbleibenden Teile des Gates.
    [0013] Hierist die Vielzahl von Sub-Gates assoziiert mit mindestens einen Gate,wobei ein Sub-Gate an einer der lateralen Seiten des Gates benachbartzu der zwischen der aktiven Region und der Isolationsschicht gebildetenGrenze gebildet ist.
    [0014] DasSub-Gate ist bevorzugt nur an einer lateralen Seite des Gates benachbartzu der zwischen der aktiven Region und der Isolationsschicht gebildetenGrenze selektiv gebildet. In diesem Fall ist das Sub-Gate nur anersten lateralen Seiten benachbarter Gates selektiv gebildet, unddie ersten Seiten liegen aneinander gegenüber. An kann das Sub-Gate anzweiten lateralen Seiten benachbarter Gates selektiv gebildet sein,und die zweiten Seiten liegen sich nicht gegenüber. Zusätzlich kann das Sub-Gate nur an einemAbschnitt von zwei Longitudinalen in den Gates, die benachbart zueinandersind, gebildeten Teilen selektiv ausgebildet sein, so dass das ineinem Gate gebildete Sub-Gate dem in einem anderen benachbartenGate gebildeten Sub-Gate gegenüberliegt.
    [0015] Dasobige und andere Ziele, Eigenschaften und Vorteile der vorliegendenErfindung werden aus der folgenden detaillierten Beschreibung klarer,die in Verbindung mit den begleitenden Zeichnungen vorgenommen wird,in denen:
    [0016] 1 und 2 Aufsichtenund Querschnitte sind, die eine herkömmliche Isolations(STI)-Strukturmit flachem Graben darstellen;
    [0017] 3 eineAufsicht ist, die ein Halbleiterbauelement gemäß einer Ausführungsformder vorliegenden Erfindung darstellt; und
    [0018] 4A bis 4C Aufsichtensind, die ein Halbleiterbauelement gemäß anderen Ausführungsformender vorliegenden Erfindung darstellen.
    [0019] ImFolgenden werden bevorzugte Ausführungsformender vorliegenden Erfindung mit Bezug auf die begleitenden Zeichnungenbeschrieben. In der folgenden Beschreibung und den Zeichnungen werdengleiche Bezugszeichen verwendet, um gleiche oder ähnlicheTeile zu bezeichnen, und es wird somit eine Wiederholung der Beschreibungder gleichen oder ähnlicherTeile vermieden.
    [0020] ImFolgenden wird ein technisches Prinzip der vorliegenden Erfindungbeschrieben. Gemäß der vorliegendenErfindung werden Gates derart entworfen, dass die Gates eine doppelteLänge aufweisen, wodurchein Anstieg eines Leckstroms an einer Kante einer aktiven Regionunterdrücktwird, wenn ein Isolationsprozess mit flachem Graben ausgeführt wird.
    [0021] Gemäß 3 bedeutetdies im Unterschied zu herkömmlichenTransistoren, die entworfen sind, um konstante Längen aufzuweisen, dass einGate 34 der vorliegenden Erfindung derart entworfen ist,dass ein erster Teil des Gates 34 eine Länge L2 aufweist, welchesich durch eine Grenze zwischen einer aktiven Region (A/R) und einerIsolationsschicht 30 erstreckt, relativ länger istals die LängeL1 eines zweiten Teils des Gates 34, welcher der verbleibendeTeil des Gates 34 ohne den ersten Teil ist, welcher die Länge L2 aufweist.
    [0022] Mitanderen Worten ist in der vorliegenden Erfindung die Länge L1 desGates 34 gemäß einer Design-Regeloptimiert, und es wird das Sub-Gate 36 an beiden Seitendes ersten Teils des Gates 34 gebildet. Das Sub-Gate 36 erstrecktsich durch die Grenze der zwischen der aktiven Region (A/R) undder Isolationsschicht 30, so dass der erste Teil, mit einerLänge vonL2 des Gates 34 in einer Grenzfläche, partiell vergrößert wird,wodurch es erlaubt wird, dass das Gate mit einer Länge gebildetwird, die im wesentlichen das Doppelte der Länge L1 beträgt.
    [0023] Hierillustriert 3 eine Aufsicht eines Halbleiterbauelementsgemäß einerAusführungsformder vorliegenden Erfindung. Bezugszeichen 30 repräsentierteine Isolationsschicht vom Grabentyp, die durch den STI- Prozess gebildetwurde. Bezugszeichen 32 repräsentiert die aktive Region,die durch die Isolationsschicht definiert ist, und Bezugszeichen 34 repräsentiertein Gate, welches sich durch die aktive Region erstreckt. WeiterhinrepräsentiertBezugszeichen 36 ein Sub-Gate, welches teilweise an der Grenzezwischen der aktiven Region 32 und der Isolationsschicht 30 wurde.Zusätzlichstellen „L1" und „L2" die Längen desGates 34 bzw. des Sub-Gates 36 dar, wie oben ausgeführt ist.
    [0024] EinHalbleiterbauelement gemäß der vorliegendenErfindung, welches ein Sub-Gate mit einer doppelten Länge verwendet,kann ein Anstieg eines Leckstroms unterdrücken, der an der Kante deraktiven Region auftritt, wenn der STI-Prozess ausgeführt wird.
    [0025] ImAllgemeinen kann der Kurzkanaleffekt von Transistoren auftreten,da die Längeeines Kanals als ein Ergebnis von DIBL (Drain-induzierter Barrierenabsenkung)reduziert wird, welche zu dem Zeitpunkt auftreten kann, zu dem dieBarriere abgesenkt wird, wenn Trägerin ein Substrat von einer Source- durch Drain-Spannung injiziertwerden. Solch ein DIBL-Phänomen kanninsbesondere an der Kante einer aktiven Region einer STI-Strukturauftreten, welche einem starken Randfeld (englisch: „fringe field") unterworfen ist.Demnach kann ein Leckstrom an einer Sub-Threshold-Region der STI-Struktur ernsthaftansteigen. Gemäß der vorliegendenErfindung erstreckt sich jedoch die Länge eines Kanals teilweisein die Kante der aktiven Region, indem das Gate so entworfen wird,dass es eine doppelte Länge L2aufweist, so dass das DIBL-Phänomenan der Kante der aktiven Region verhindert werden kann, wodurchsich ein Leckstrom in der Sub-Threshold-Region eines Transistorsverringert.
    [0026] Alsein Ergebnis kann die vorliegende Erfindung leicht einen Anstiegeines Leckstroms aufgrund des Gate-Designs mit einer doppelten Länge unterdrücken, sodass es möglichist, eine stabile Auffrischeigenschaft sicherzustellen.
    [0027] Obwohlsie nicht speziell beschrieben sind, jedoch in den Figuren der Zeichnungdargestellt sind, werden die verbleibenden Komponenten, die einen Transistorbilden, mit Ausnahme des Gates, und das Bilden eines Halbleiterbauelements,wie etwa eines DRAM, im wesentlichen identisch zur Verfügung gestellt,wie die Komponenten, die ein typisches DRAM bilden, und sie werdendaher hier nicht weiter beschrieben.
    [0028] Indem Transistor, der ein Gate verwendet, welches eine doppelte Länge aufweist,ist die Länge einesKanals, d.h. die LängeL1 eines Gates an dem Bereich, mit Ausnahme der Kante der aktivenRegion, gemäß einerDesign-Regel optimiert. Daher zeigt ein Gate mit einer doppeltenMenge keinen nachteiligen Einfluss auf die im übrigen normalen Betriebseigenschaftendes Transistors.
    [0029] 4A bis 4C sindAufsichten, die ein Halbleiterbauelement gemäß anderen modifizierten Ausführungsformender vorliegenden Erfindung darstellen.
    [0030] Gemäß der anderenAusführungsformder vorliegenden Erfindung weist das Sub-Gate 36a, welcheszum partiellen Erhöhender Längedes Gates verwendet wird, verschiedene Formen auf, die anders alsbei dem Sub-Gate 36 gemäß der obenbeschriebenen ersten Ausführungsformder vorliegenden Erfindung konfiguriert sind. Ein Optimieren der Größe jedesoffenen Bereiches durch Berücksichtigenvon Eigenschaften, wie etwa Kontaktwiderstand, d.h. durch Berücksichtigenvon SNC (Speicherknotenkontakt) und BLC (Bit-Leitungskontakt) liefertzusätzlicheOptimierungskriterien.
    [0031] Beispielsweisekann das Sub-Gate 36a, wie in der 4A dargestelltist, selektiv nur auf einer Seite des Gates 34a benachbartzu einer BLC-Fläche installiertwerden, so dass die Größe des SNCmaximiert wird. In diesem Falle liegen sich Sub-Gates 36a benachbarterGates 34a einander gegenüber.
    [0032] Gemäß einerweiteren in 4B dargestellten Ausführungsformkann das Sub-Gate 36b auch selektiv nur auf einer Seitedes Gates 34b benachbart zu einer SNC-Fläche installiertwerden, so dass die Größe des BLCmaximiert wird. In diesem Fall liegen sich Sub-Gates 36b benachbarterGates 34b nicht frontal gegenüber.
    [0033] Zusätzlich kannwie in einer noch weiteren Ausführungsformin 4C dargestellt ist, ein Sub-Gate 36c inzwei Teilen jedes der Gates 34c gebildet werden, die sicheinander gegenüberliegen, benachbartzu der zwischen der aktiven Region 32c und der Isolationsschicht 30c gebildetenGrenze, so dass die Größe des SNCidentisch zu der des BLC ist. In diesem Fall verhindert eine alternierendeAnordnung der Sub-Gates 36''' benachbarter Gates 34''' eineReduzierung der Größe der offenenFlächen.
    [0034] Wieoben beschrieben, ist es gemäß der vorliegendenErfindung möglich,einen Anstieg eines Leckstroms aufgrund eines aktiven Grabens, derauftritt, wenn ein STI-Prozess ausgeführt wird, zu unterdrücken, odereinen Leckstrom durch partielles Erhöhen der Länge eines Kanals auf einerzwischen einer aktiven Region und einer Isolationsschicht gebildeten Grenzedurch Veränderungeines Gate-Designs zu kompensieren.
    [0035] Demnachkann die vorliegende Erfindung in einem Zellentransistor eines DRAMeinen Verlust von Zellenstrom verhindern, wodurch sich die Auffrischeigenschaftverbessert. Daher ist es möglich, einenDRAM mit höhererLeistungsfähigkeitherzustellen, währendder fortgesetzte Trend in Richtung höherer Integration und reduzierterGrößen von Halbleiterbauelementenermöglichtwird.
    [0036] Obwohlbevorzugte Ausführungsformender vorliegenden Erfindung fürillustrative Zwecke beschrieben wurden, ist den Fachleuten auf diesem technischenGebiet klar, dass verschiedene Modifikationen, Zufügungen undSubstitutionen möglich sind,ohne dass der Schutzbereich und der Geist der vorliegenden Erfindungverlassen wird, wie er in den anhängenden Ansprüchen definiertist.
    权利要求:
    Claims (11)
    [1] Halbleiterbauelement, aufweisend: eine Isolationsschicht,die durch einen Isolationsprozess mit flachem Graben gebildet wurde,wodurch eine kleine Isolations-Schrittweite zur Verfügung gestelltwird; und eine Vielzahl von Gates, die sich durch eine aktive Regionerstrecken, die durch die Isolationsschicht definiert ist, wobeimindestens ein Gate ein an einer lateralen Seite des Gates benachbartzu einer Grenze zwischen der aktiven Region und der Isolationsschichtgebildetes Sub-Gate einschließt,wobei das Sub-Gate eine Längeaufweist, die längerist als die Längender verbleibenden Teile des Gates.
    [2] Halbleiterbauelement nach Anspruch 1, wobei eineVielzahl von Sub-Gates mit mindestens einem Gate assoziiert ist,und ein Sub-Gate an einer der lateralen Seiten des Gates benachbartzu der Grenze gebildet ist, die zwischen der aktiven Region undder Isolationsschicht gebildet ist.
    [3] Halbleiterbauelement nach Anspruch 1, wobei eineVielzahl von Sub-Gates mit mindestens einem Gate assoziiert ist,wobei jedes Sub-Gate selektiv nur an einer lateralen Seite des Gatesbenachbart zu der Grenze gebildet ist, die zwischen der aktivenRegion und der Isolationsschicht gebildet ist.
    [4] Halbleiterbauelement nach Anspruch 3, wobei eineVielzahl von Sub-Gates mit mindestens einem Gate assoziiert ist,wobei jedes Sub-Gate nur an ersten lateralen Seiten benachbarterGates gebildet ist, wobei die ersten lateralen Seiten sich einandergegenüberliegen.
    [5] Halbleiterbauelement nach Anspruch 3, wobei eineVielzahl von Sub-Gates mit mindestens einem Gate assoziiert ist,wobei jedes Sub-Gate an zweiten lateralen Seiten benachbarter Gatesselektiv gebildet ist, wobei die zweiten lateralen Seiten sich einander nichtgegenüberliegen.
    [6] Halbleiterbauelement nach Anspruch 3, wobei jedesSub-Gate nur an einem longitudinalen Abschnitt zweier zueinanderbenachbarter Gates selektiv gebildet ist, so dass das in einem Gategebildete Sub-Gate in entgegengesetzter Beziehung zu dem in dembenachbarten Gate gebildeten Gate gebildet ist.
    [7] Halbleiterbauelement nach Anspruch 1, wobei die Länge jedesSub-Gates im wesentlichen dem Doppelten der Länge der verbleibenden Teiledes Gates entspricht.
    [8] Halbleiterbauelement nach Anspruch 3, wobei die Länge jedesSub-Gates im wesentlichen dem Doppelten der Länge der verbleibenden Teiledes Gates entsprechen.
    [9] Halbleiterbauelement nach Anspruch 4, wobei die Länge jedesSub-Gates im wesentlichen dem Doppelten der Länge der verbleibenden Teiledes Gates entspricht.
    [10] Halbleiterbauelement nach Anspruch 5, wobei dieLänge jedesSub-Gates im wesentlichen dem Doppelten der Länge der verbleibenden Teiledes Gates entspricht.
    [11] Halbleiterbauelement nach Anspruch 6, wobei dieLänge jedesSub-Gates im wesentlichen dem Doppelten der Länge der verbleibenden Teiledes Gates entspricht.
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    引用文献:
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    法律状态:
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    2007-05-31| 8110| Request for examination paragraph 44|
    2012-10-31| R002| Refusal decision in examination/registration proceedings|
    2013-03-07| R003| Refusal decision now final|Effective date: 20121207 |
    优先权:
    申请号 | 申请日 | 专利标题
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